Marlon Hiebenga
Entwicklung eines flexiblen RISC-V-Prozessors als IP-Core für FPGA-Plattformen

Abstract
Mit der Befehlssatzarchitektur (ISA) RISC-V wird eine neue Ära der Prozessorinnovation ermöglicht. Im Gegensatz zu den verbreitetsten, meistens proprietären ISAs möchte RISC-V durch die Verwendung eines Open-Source-Ansatz den Industriestandard revolutionieren. Dabei handelt es sich um eine öffentlich zugängliche ISA, wodurch das Entwickeln und Veröffentlichen eines solchen Prozessors für jeden ermöglicht wird. In der vorliegenden Arbeit wird ein solcher RISC-V-Prozessor weiterentwickelt. Dabei wird auf einem RISC-V-Design der Arbeitsgruppe "Technische Informatik" der Universität Osnabrück, dem TIOS-V, aufgebaut, bei dem das Base Integer Instruction Set bereits implementiert ist. Es werden hierbei die RISC-V-spezifische M-Erweiterung, sowie ein AXI4-Lite-Interface hinzugefügt. Des Weiteren wird der TIOS-V mit Interrupt-Eingängen erweitert. Die Funktionalitäten werden dabei auf einem FPGA getestet. Darüber hinaus wird der TIOS-V abschließend mit ähnlichen RISC-V-Prozessoren verglichen und die Performanzänderung durch die integrierte M-Erweiterung mithilfe des k-Means-Algorithmus evaluiert. Festgestellt wird dabei die Verringerung der benötigten Taktzyklen zur Berechnung um 20% durch die Verwendung von Multiplikation und Division.